面試經驗分享

分享給後輩參考，這次去面試 瑞昱 的 IC 設計engineer。面試流程大概兩到三關，一面 HR 二面主管。 題目印象比較深的有： 1. 晶圓良率異常時你會怎麼分析（這題我答得不太好） 2. 你寫 Verilog / SystemVerilog 多久了（這題我答得不太好） 3. 問了一些製程相關基本題（黃光、蝕刻、薄膜順序） 感覺面試官有準備過。 還在等通知，不抱希望 要說準備建議的話，把 STAR 法則練熟還滿有用的。 補充：面試前有先做功課，看了 瑞昱 最近的新聞和產品線。