面試經驗分享

在此記錄面試經驗以供參考，這次去面試 聯詠 的 製程整合工程師。面完當週就收到 offer，面試完一週才收到回覆。 考題我記得有： 1. 你寫 Verilog / SystemVerilog 多久了 2. 問了一些製程相關基本題（黃光、蝕刻、薄膜順序） 3. 面試官有問畢業專題怎麼做的，挑戰過很久（這題我答得不太好） 感覺面試官有準備過。 收到感謝函了 QQ 補充：面試前有先做功課，看了 聯詠 最近的新聞和產品線。 心得是面試前一晚一定要睡飽，不然腦袋會卡住。