面試經驗分享

謹分享此次經驗予後續應徵者，這次去面試 聯發科 的 IC 設計工程師。電話初篩之後安排面對面，其次面試完一週才收到回覆。 有印象的問題： 1. SoC 的整合流程你了解多少（事後想想其實不難） 2. 輪班這部分能不能配合？大夜接受嗎 3. 你寫 Verilog / SystemVerilog 多久了（這題我答得不太好） 4. 晶圓良率異常時你會怎麼分析（這題我答得不太好） 感覺面試官有準備過。 幾天後收到錄取通知 補充：面試前有先做功課，看了 聯發科 最近的新聞和產品線。