面試經驗分享

本文整理本次面試流程與題型分布，這次去面試 聯電 的 IC 設計工程師。面完當週就收到 offer，值得注意的是面試流程大概兩到三關。 考題我記得有： 1. 晶圓良率異常時你會怎麼分析 2. 你寫 Verilog / SystemVerilog 多久了（這題我答得不太好） 3. 做題：FET 結構與電流方程 氣氛沒有很 push，面試官蠻 nice 的，整體感受還算 OK。 最後拿到 offer 了 資訊提供結束。 補充：面試前有先做功課，看了 聯電 最近的新聞和產品線。